EP1C3T144C8N Cyclone FPGA mit 2.910 LEs, 144-Pin TQFP, 3,3V Betrieb, On-Chip PLL, kostengünstig and flexible I/O für Embedded Control and Prototyping

EP1C3T144C8N Cyclone FPGA mit 2.910 LEs, 144-Pin TQFP, 3,3V Betrieb, On-Chip PLL, kostengünstige und flexible E/A für Embedded-Steuerung und Prototyping

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Eigenschaften

■ 2.910 bis 20.060 LEs, siehe Tabelle 1andndash;1

■ Bis zu 294.912 RAM-Bits (36.864 Bytes)

■ Unterstützt die Konfiguration über kostengünstige serielle Konfigurationsgeräte

■ Unterstützung für LVTTL-, LVCMOS-, SSTL-2- und SSTL-3-E/A-Standards

■ Unterstützung für 66- und 33-MHz-, 64- und 32-Bit-PCI-Standard

■ High-Speed (640 Mbps) LVDS-E/A-Unterstützung

■ Low-Speed (311 Mbps) LVDS-E/A-Unterstützung

■ 311-Mbps-RSDS-E/A-Unterstützung

■ Bis zu zwei PLLs pro Gerät bieten Taktmultiplikation und Phasenverschiebung

■ Bis zu acht globale Taktleitungen mit sechs Taktressourcen pro Logic Array Block (LAB)-Zeile verfügbar

■ Unterstützung für externen Speicher, einschließlich DDR SDRAM (133 MHz), FCRAM und Single Data Rate (SDR) SDRAM

■ Unterstützung für mehrere Intellectual Property (IP)-Cores, einschließlich Alteraandreg; MegaCoreandreg;-Funktionen und Altera Megafunctions Partners Program (AMPPSM)-Megafunktionen.

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Beschreibung

Cycloneandreg;-Geräte enthalten eine zweidimensionale zeilen- und spaltenbasierte Architektur zur Implementierung benutzerdefinierter Logik. Spalten- und Zeilenverbindungen mit unterschiedlichen Geschwindigkeiten bieten Signalverbindungen zwischen LABs und eingebetteten Speicherblöcken.

Das Logic Array besteht aus LABs mit 10 LEs in jedem LAB. Ein LE ist eine kleine Logikeinheit, die eine effiziente Implementierung von Benutzerlogikfunktionen ermöglicht. LABs sind in Zeilen und Spalten über das Gerät gruppiert. Cyclone-Geräte reichen von 2.910 bis 20.060 LEs.

M4K-RAM-Blöcke sind echte Dual-Port-Speicherblöcke mit 4K Bits Speicher plus Parität (4.608 Bits). Diese Blöcke bieten dedizierten True-Dual-Port-, Simple-Dual-Port- oder Single-Port-Speicher mit bis zu 36 Bit Breite bei bis zu 250 MHz. Diese Blöcke sind in Spalten über das Gerät zwischen bestimmten LABs gruppiert. Cyclone-Geräte bieten zwischen 60 und 288 Kbit eingebetteten RAM.

Jeder E/A-Pin des Cyclone-Geräts wird von einem E/A-Element (IOE) gespeist, das sich an den Enden der LAB-Zeilen und -Spalten um den Umfang des Geräts befindet. E/A-Pins unterstützen verschiedene Single-Ended- und Differential-E/A-Standards, wie z. B. den 66- und 33-MHz-, 64- und 32-Bit-PCI-Standard und den LVDS-E/A-Standard mit bis zu 640 Mbps. Jedes IOE enthält einen bidirektionalen E/A-Puffer und drei Register zum Registrieren von Eingangs-, Ausgangs- und Ausgangsfreigabesignalen. Dual-Purpose-DQS-, DQ- und DM-Pins zusammen mit Verzögerungsketten (zur Phasenausrichtung von DDR-Signalen) bieten Schnittstellenunterstützung für externe Speichergeräte wie DDR SDRAM und FCRAM-Geräte mit bis zu 133 MHz (266 Mbps).

Cyclone-Geräte bieten ein globales Taktsignalnetzwerk und bis zu zwei PLLs. Das globale Taktsignalnetzwerk besteht aus acht globalen Taktleitungen, die das gesamte Gerät antreiben. Das globale Taktsignalnetzwerk kann Takte für alle Ressourcen innerhalb des Geräts bereitstellen, wie z. B. IOEs, LEs und Speicherblöcke. Die globalen Taktleitungen können auch für Steuersignale verwendet werden. Cyclone-PLLs bieten allgemeine Taktgebung mit Taktmultiplikation und Phasenverschiebung sowie externe Ausgänge für High-Speed-Differential-E/A-Unterstützung.

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INFORMATIONEN

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Zeichnung

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